DDS合成技术（精选八篇）
为了使分析过程简化, 在分析其噪声特性前, 需在理想状态下对DDS的输出频谱进行分析。所谓理想状态下的DDS需具备以下几个条件:
1) 在对ROM寻址PC所输出的相位值没有经过任何舍位, 用下面式子来表示:
2) 存储在ROM中用二进制数值来表示正弦幅度值;
3) DAC的分辨率趋近于∞, 具有在理想状态下数字信号转换成模拟信号的一些特性。数模转换器等同于一个理想保持电路, 这意味着理想状态下的的DDS在频率合成技术过程中不存在各种误差, 如:数模转换器中所产生的误差、在量化正弦幅度值所产生的误差以及相位截断中所产生的误差。其系统冲激响应为:
根据Nyquist采样定理可知, ωc≥2ωm, 其中ωc为采样频率, ωm为被采样频率, 如果能满足这一条件就不会出现混叠现象并且能够恢复原信号的状态, 通过这种状态下的DDS的最高输出频率fomax应小于fc/2。在现实中, 因为存在镜象频率fc-fo, 要使输出频率和镜象频率在DDS系统中能够把两者分开, 通过实验操作证明:DDS的输出fo。等于fc的30%~40%为最佳选择区间。在ωc≥2ωm时, 在[-fc/2, fc/2]在这个范围内, 没有加入任何新的频率点。通过傅里叶变换可得H (f) 的频谱:
式3显示出, 在理想状态下数模转化器只能变更输出频谱的幅度和相位, 不存在新的频率点。在理想状态下直接数字频率合成技术所输出的频谱在[-fc/2, fc/2]区域内不存在杂散。
2 DDS的实际杂散特性分析
在DDS生产过程中是无法满足DDS的条件, DDS合成技术输出的频谱中含有很多杂散, DDS合成技术中各种杂散主要是由相位截断误差、幅度量化误差以及数模转换器中所产生的杂散。下面具体分析这三种主要杂散噪声。
2.1 相位截断产生的杂散噪声
2.1.1 产生的原因
在直接数字频率合成技术中, 由于需要产生高的频率分辨率, 需对K的位数取值要非常大。假定把PD输出的所有位数全部都输入到ROM中, 并且能够一一对应起来, 这样导致正弦表的容量也要相应变大。由式△fminc= (1/2N) *fc可知。当N的值很大时值, 得到很高的频率分辨率, 然而在现实中ADD内部取PD的宽度应为N=32不能够使N足够大。如果要提高频率分辨率, DDS可以采用AD9953芯片来控制, AD9953芯片采用了32比特频率控制寄存器, 也就是N=32, m=19, 因此ROM表的所需容量为, (单位为比特) 。
式4中显示出, 如果32位全部用来寻址ROM, 这样ROM的中需要很大的存储空间, 在现实中这么大空间很难实现。所以在选择寻址时只用到高H位, 采用相位截断方法舍去剩下的那些, 舍去的位数按B=N-H来计算。AD9953通过查表, 取PD中的高17位, 需要舍去15位, 在此过程中产生相位截断误差, 这种相位截断形成了DDS杂散。
2.1.2 改善原理
由相位截断的分析理论可知, 相位截断误差用φ (n) 表示。
其表达式为:
φ (n) 是一个周期序列。假设能破坏φ (n) 的周期性, 从而使φ (n) 周期序列变成随机序列, 通过这种情况可以将有周期性的杂散分量变成随机的相位噪声, 以此消除相位截断过程中所引起的杂散。
2.1.3 改善方法
DDS中PD的输出先与一个随机数相加, 把这个结果中的高H位作为地址去寻址ROM, 通过相加一个随机数后的序列将原先有周期性的的序列φ (n) 转换成为相似于高斯分布的随机序列, 使原先具有周期性的杂散分量转换成随机的相位噪声, 从而改变了杂散。
2.2 幅度量化产生的杂散噪声
2.2.1 产生原因
理想状态下ROM所存储的量化正弦幅度值是用无限长的二进制来表示的, 其中所对应的幅度值都可以看成是一个无限小数来表示, 由于ROM中存储空间非常有限, 并且不能确定在存储过程中是否正确存储, 一般情况下ROM表的宽度越大, 所要保存的数值更趋近于真实值。幅度量化过程与相位截断误差很相近, 在幅度量化过程中能产生一些杂散噪声也就是周期性地加入了量化误差, 当直接数字频率合成技术中的系统时钟频率是正弦波频率的整数倍时, 在这种情况下, 使得DDS呈现的周期性更为明显, 其缺点是会给DDS频谱中带来点瑕疵也就是谐波。在现实中, 正弦查询表中的每个单元字长为D位, 也就是说正弦信号幅度用D位的二进制数来表示。总体来说, 直接数字频率合成技术中DAC幅度量化位数应与正弦查询表中的单元字长一样长, 都为D, 所以在DDS系统中存在幅度量化误差, 这种误差是由DDS的分辨率不够引起的。
2.2.2 改善原理
在DDS的幅度量化过程中, 为了降低量化误差, 通过ROM内部单元的存储方式不同来实现抑制谐波的产生。
2.2.3 改善方法
具体改善方法:假设ROM中的每个单元字长为D=4, 用D-bit表示幅度时, 令其第一位为符号位, 其他位为幅度值, 在此过程中0表示正数, 1表示负数, 设定幅度为0时表示为1 000, 设置特定的幅度可以减少幅度量化过程中引起的误差, 从而减少了频谱图中频谱的质量。
2.3 DAC转换误差产生的杂散噪声
2.3.1 产生原理
理想状态下DAC特性对DDS的影响, 通过前面的分析我们知道DAC在理想状态下对信号频谱的幅度和相位相应的改变其幅度值, 从输出图形上看出具有滚降特性, 在这过程中没有加入别的频率成分, 但是现实中的DAC器件具有非线性特性以及瞬间毛刺等特性, 不在理想状态下, 输出频谱中夹杂了很多杂散。由于DAC模块中某些具有非线性这一特性是无法避免的, 所以会使DDS的输出信号中含有DAC非线性带来的杂散信号的谐波分量。
可以用下面表达式来表示这些谐波:
式子 (6) 中的a和b为任意整数, 如果谐波能处在Nyquist采样频率[0, fc/2]内, 这样就会对DDS系统带来一定的杂散频率。而数模转换器毛刺部分是因为数模转换器中的两个输出电平之间的暂态响应的大小, 这种大小一般是以区域面积来显示的。所谓的暂态响应与数据位之间所带来的时滞以及DDS器件内部逻辑电路的传输延迟不等相关, 因此导致数模转换器的输出出现很短的中间态, 并且在输出的频谱图中掺杂了可以去掉的一些谐波分量。
2.3.2 改善原理和方法
采用相匹配的、质量好、线性好的元器件, 同时在设计DDS系统时也需考虑波形的上升沿、下降沿转换速率的差别, 可以采用去时滞及使内部传输延迟匹配的寄存器, 并使器件的主要位分段, 从而使因为毛刺而引起的杂散减到最小。
3 结语
产生DDS杂散的原因有很多, 引起杂散主要原因是前面三点, 这三点中的杂散都分布在主频谱周围, 这些杂散很难去掉, 对DDS系统影响也很大。因此设计DDS相关的频率合成器时, 应该注重DDS中存在的各种杂散, 需要考虑这些杂散给DDS系统所带来的危害, 这也是在设计数字信号发生器中需要注意的。
参考文献
[1]王胜勇, 韩月秋, 陈禾.基于DDS的固定频率正弦信号发生器的改进[J].现代电子技术, 2006, 29 (4) :11-13.
[2]程佩青.数字信号处理教程[M].北京:清华大学出版社, 2001.
现在流行的DDS产品以Analog Devices公司的最多，主要有AD7008、AD9830～AD9835、AD9850～AD9854等十几种芯片，形成从0～120MHz的宽输出频率范围系列。此外，Qualcomm公司也有Q2334、Q2368等产品。(本网网收集整理)
该方案使用Analog Devices公司推出的新一代DDS芯片AD9952，该新芯片能以早期DDS十分之一的功耗提供频率高达400MHz的内部时钟。此外，与以往的DDS芯片相比，该芯片还具有以下优点：
(1)内部集成14位的D/A转换器。以往DDS芯片的A/D转换器最多为12位。
(2)可进行sin(x)/x校正。通过反sin(x)/x函数滤波器对DAC的输入数据进行预均衡，补偿DAC的sin(x)/x函数的起伏特性，使幅特性变得平坦。
(3)内有可编程的相位/幅度抖动电路。相位抖动可减小相位截短带来的杂散，而幅度抖动可减小D/A转换器量化误差带来的杂散，因此较好地解决了DDS的杂散问题。
3.2 频率合成方案
图2是以DDS为核心的跳频频率合成器的`结构框图。它主要由DSP、AD9952、时间产生电路、滤波器等组成。DSP采用TI公司的TMS320C54X，负责跳频图案的产生，并控制DDS芯片AD9952的工作。
3.2.1 DDS的时钟
AD9952内含振荡电路，因此外加一晶体就可产生系统时钟。也可以不用内部振荡电路而直接引入外部时钟信号。外部时钟信号可以是单端信号或差分信号，并且可以通过配置相应的控制寄存器和控制信号，得到不同的时钟模式。为了减少共模干扰，通常采用差分外部时钟输入方法。本电路中使用高稳定度的有源晶振，然后由差分接收器MC100LVEL16D将晶振输出的单端信号转换为符合AD9952的差分信号。
3.2.2 AD9952与DSP的接口设计
AD9952与以往的DDS芯片不同，只有串行接口，没有并行接口。AD9952串口是同步串行通信口，易于和工业上的微控制器和微处理器相连;且兼容大多数的步传输格式，可支持SPI协议和Intel 8051 SSR协议。在本方案中就使用了SPI协议。SPI是Motorola公司推出的一种同步串行接口，支持高的数据传输速率，是目前使用比较多的串行总线接口;SPI接口是一种主从式配置，包括1个主设备和1个或者多个从设备。SPI接口有四个信号：串行数据主入从出信号(MISO)、串行数据主出从入信号(MOSI)、串行时钟信号(SCK)、从设备使能信号(SS)。
TMS320C54X系列DSP提供一种多通道缓冲串行口(McBSP)，通过相关的控制和配置寄存器，可支持多种串行通信方式和协议。McBSP中的传输时钟具有停止模式控制选项，保证了与SPI协议的兼容。McBSP包括6个引脚，分别是串行数据发送信号(DX)、串行数据接收信号(DR)、发送串行时钟信号(CLKX)、接收串行时钟信号(CLKR)、发送帧同步信号(FSX)和接收帧同步信号(FSR)。当McBSP设置为停止方式时，发送和接收在内部实现同步，这使得McBSP可作为SPI的主设备或者从设备。McBSP的发送时钟(CLKX)对应于SPI串行时钟(SCK);发送帧同步信号(FSK)对应于SPI使能信号(SS)。
方案中DSP为主设备，AD9952为从设备，二者之间的连接见图2。发送输出信号DX作为MOSI，接AD9952的SDIO;接收输入信号DR作为MISO，接AD9952的SDO。McBSP通过提供串行时钟来控制传输，CLKX只在包传输期间有效，当不进行包传输时，它保持无效。CLKX引脚此时应设置为输出，CLKR引脚在内部与其相连。McBSP的FSX引脚为从设备提供一个使能信号SS，此时FSK引脚设置为输出，在每个包发送时，产生一个帧信号。同时，数据延时参数必须设为1。
3.2.3 滤波器的设计
DDS采用数字化技术，最终合成信号是经D/A转换后得到的。其频谱含有很丰富的高次频谱分量，必须将它们滤除，才能得到频谱纯净的正弦波输出，因此要求滤波器的衰减特性要陡直，延迟时间要短。这里采用七阶椭圆函数低通滤波器。
3.2.4 应注意的问题
该电路是高速模混合电路，在制作PCB板时，一定要注意数模干扰问题。为此，PCB板一定要使用四层板。在进行电路布局时，将数字部分和模拟部分分开;将电源层分为数字电源和模拟电源;将地层分为数字地和模拟地。每个有源器件的电源都要加去耦电容，并且尽可能地靠近电源输入处以帮助滤除高频噪声。
但由于DDS数字化实现的固有特点, 决定了其输出频谱杂散较大, 对杂散的分析和抑制一直是国内外研究的热点。项目通过对DDS技术相位舍位、幅度量化和DAC的非理想特性研究分析, 解决输出频谱杂散、精度等问题, 研制具有广泛工程应用前景的信号发生器, 对信号发生器的设计方法和原理具有指导意义。
主要技术指标
本设计是基于可编程信号发生器AD9833和单片机C8051F020研制可产生各种频率, 并通过键盘操作改变输出波形和频率, 且能LED显示的高精度信号发生器。主要技术指标如下:
1) 输出频率f:
10~9999 Hz, 可调整。 (值误差1%)
2) 输出电压A:
0~9.9V (有效值) , 可调整。 (0.1V/档) (值误差3%)
3) 输出频率 (输出电压) 可按时间分段编程。
正弦波有效值A (或频率f) 可以按时间段设定。如图1所示, 前段结束时的参数就是后一段的起始参数 (连续线) , 本段起始参数与上段结束时的参数不一致 (跳变线) , 结束段做完从起始段重复。本机共分n段, 不用的段时间长度为零, 每段时长为n秒。运行的开始时间以及总运行时间可任意设定。
4) 参数设置方法
4.1通讯总线方式:485协议:modbus RTU地址:0主机地址:1-31从机默认地址:1
4.2可拆卸键盘、LED显示器手动设置
5) 输出
5.1音频信号输出阻抗:小于等于600欧,
5.2显示分辨率频率显示:9999Hz幅值显示:9.9V (可拆卸LED显示器) 。
6) 校准
接标准负载, 通过可拆卸键盘、LED显示器手动校准。
硬件设计
信号发生器由五个电路模块组成:微处理器 (C8051F020) 、波形发生器 (AD9833) 、电源模块、输出接口模块、通信接口模块。其系统结构如图2所示。
微处理器模块
该系统由混合信号系统级微控制器C8051F020作为主控芯片, C8051F020基本外围电路有时钟电路、复位电路、弱上拉电路、预留接口和TAG连接电路。该芯片能接收通信接口模块的信号, 对波形发生器的幅值、频率进行控制, 通过JTAG与计算机连接进行编程。
电源模块
电源模块有两个开关型集成稳压芯片LM2596、两个发光二极管和一个的-5V稳压电路组成。LM2596产生的3.3V、5V、-5V的直流稳压电源分别给微处理器、通信接口模块、波形发生器模块、输出接口模块供电。
波形发生器模块
波形发生器模块由AD9833配置电路和1M的有源晶振电路组成。AD9833是ADI公司生产的一款低功耗、可编程波形发生器, 外部电路仅需少量元件就能产生高达12.5MHz的正弦波。AD9833的配置电路如图3所示, C8051F020产生的控制信号和波形通过SPI接口与AD9833的8、7、6脚相连, 经过滤波后输出。有源晶振的频率选择不得低于输出频率, 采用串行输出模式, 接收处理器的数据和输入控制信号。波形发生器有独立的时钟电路, AD9833的时钟由其决定。
通信模块
通信模块由SP1486E及其外围电路组成, SP1486E是半双工差分线收发器, 适合使用在多点总线传输线上的高速双向通信中。每个器件都包含1个差分驱动器和1个差分接收器。作用是将PLC信号发给C8051F020, 也将C8051的信号发给PLC, 采用485通讯的自由协议方式。
输出模块
由双路选择、输出波形调整电路、数字控制电位计9013、反向放大电路及反馈电路组成。双向选择电路由两个作用:一、电平转移, 将0和3.3V (或5V) 的电平转换为-5V和3.8V的电平;二、可以选择输出波形, 随机或正弦波。输出波形调整电路可将信号发生器的输出信号调整到以零为基准, 幅值调整到合适的值, 便于数字电位计调节, 同时输出波形倒向。数字控制电位器可以控制幅值, 实际调节范围由VH和VL决定。反相放大电路使输入波形倒向同时有放大的作用, 可以提高带负载能力。反馈电路用于将输出信号反馈到处理器ADC0.0端, 通过测量来调整输出波形幅值, 由两级滤波一级分压电路串联组成。
软件设计
软件设计主要是对单片机的程序编写, 单片机的主要工作是键盘输入、液晶显示、调节正弦波幅度、接收PLC指令和控制DDS芯片的工作状态。主要的程序段包括幅值调节模块、频率调节模块、C8051F020单片机的初始化, 串口初始化、ADC0口初始化、与PLC通讯等, 单片机的初始化程序包括关看门狗、时钟检测、端口初始化、SFR初始化、端口的宏定义等。主程序流程如图4所示, 设置为无限循环模式, 串口通讯应该采取中断方式, 包含输出模式选择程序。
系统调试
为了检验系统的性能, 完成所有设计之后, 到该系统进行了实测。给PLC、15V电源和示波器上电 (PLC和单片机中都已经预存程序) , 单片机就开始工作。PLC中预存的通讯程序如图5所示, 单片机发送的信号为300Hz——400Hz扫频, Δt=1s, Δf= (400-300) /20=5Hz, 各频段信号的最大值稳定在10V (100) 。
修改图中%MW204的值, 可以改变扫频的起始频率;修改图中%MW206的值, 可以改变扫频的终止频率;修改图中%MW208的值, 可以修改扫频的Δf;修改图中%MW210的值, 可以修改扫频时各频段的幅值。若需要单片机发送出单频信号, 可以修改通讯协议中的%MW204和%MW206为相同的值或者可以设置单片机为手动方式。测试结果如表1所示, 值误差小于1%, 满足设计要求。
总结
项目采用DDS技术, 研制的信号发生器误差范围小, 精度高, 输出波形频率、幅值可任意分段编程和调节, 通过键盘和LED显示器操作, 人机对话性能优良, 稳定可靠, 易于操作, 具有广泛的工程应用前景。目前该信号发生器已成功应用于南京常荣声学股份有限公司的自动吹灰系统中。
在频率合成(FS,Frequency Synthesis)领域中,常用的频率合成技术有模拟锁相环、数字锁相环、小数分频锁相环(fractional-N PLL Synthesis)等,直接数字合成(Direct Digital Synthesis-DDS)是近年来新的FS技术。单片集成的DDS产品是一种可代替锁相环的快速频率合成器件。DDS是产生高精度、快速变换频率、输出波形失真小的优先选用技术。DDS以稳定度高的参考时钟为参考源,通过精密的相位累加器和数字信号处理,通过高速D/A变换器产生所需的数字波形(通常是正弦波形),这个数字波经过一个模拟滤波器后,得到最终的模拟信号波形。如图1所示,通过高速DAC产生数字正弦数字波形,通过带通滤波器后得到一个对应的模拟正弦波信号,该模拟正弦波还可以与一门限电平进行比较从而得到精准的方波信号。
DDS系统一个显著的特点就是在数字处理器的控制下能够精确而快速地处理频率和相位。除此之外,DDS的固有特性还包括:相当好的频率和相位分辨率(频率的可控范围达μHz级,相位控制小于0.09°),能够进行快速的信号变换(输出DAC的转换速率300百万次/秒)。这些特性使DDS在军事雷达和通信系统中应用日益广泛。
本系统以美国AD公司生产的DDS芯片AD9850和日本富士通公司的大规模集成数字锁相频率合成器MB1504为核心,设计了一个频段宽带为18M~25MHz的高精度频率信号源。
一、数字锁相频率合成基本原理
1.1 DDS的基本原理
DDS系统的核心是相位累加器,每来一个时钟脉冲,它的内容就更新一次。在每次更新时,相位增量寄存器的相位增量M就加到相位累加器中的相位累加值上。假设相位增量寄存器的M为00...01,相位累加器的初值为00...00。这时在每个时钟周期,相位累加器都要加上00...01。如果累加器位宽n是32位,相位累加器就需要232个时钟周期才能恢复初值。
相位累加器的输出作为正弦查找表的查找地址。查找表中的每个地址代表一个周期的正弦波的一个相位点,每个相位点对应一个量化振幅值。因此,这个查找表相当于一个相位/振幅变换器,它将相位累加器的相位信息映射成数字振幅信息,这个数字振幅值就作为D/A变换器的输入。
例如n=32,M=1,这个相应的输出正弦波频率等于时钟频率除以232。如果M=2,输出频率就增加1倍。对于一个n-bit的相位累加器来说,就有2n个可能的相位点,相位增量寄存器中控制字M就是在每个时钟周期被加到相位累加器上的值。假设时钟频率为fc,那么输出正弦波的频率就为:fo=M×fc/2n
1.2数字PLL的基本原理
MB1504采用Bi-CMOS工艺,是一种具有吞除脉冲功能的单片串行集成锁相频率合成器芯片。MB1504系列包含内部振荡器、参考分频器、可编程分频器、鉴相器、锁存器、移位寄存器、双模高速前置分频器和一位控制锁存器等主要部件。只需外接环路滤波器、压控振荡器、单片微处理器等电路即可构成一个完整频率合成器。
为保证足够小的信道间隔和比较高的工作频率,可采用吞除脉冲式数字锁相频率合成器。所谓“吞除脉冲”技术,就是采用高速双模前置分频器,根据模式控制电平的高低,来控制它的分频比为P或P+1。此类数字锁相频率合成器的结构框图如图1所示。
图中,Fr为参考频率;Fp为反馈频率;Np,A为分频比系数;Fvco为压控振荡器输出频率。变模前置分频锁相环频率合成器,采用吸收计数器和主计数器及双模前置分频器构成对压控振荡频率进行分频方式的“吞脉冲”分频技术。吸收计数器在预置完毕分频比Np和A后,在计数期间呈减法计数工作状态。双模前置分频器有两种分频比÷P/(P+1),分频比的切换受吸收计数器所产生的模式控制信号的控制,在吸收计数器计数期间,模式控制信号为高电平,前置分频器的分频比为(P+1),只有当吸收计数器减法计数到零,停止计数时,才输出低电平的模式控制信号,去控制前置分频器的分频比变为P,工作过程如下:
首先通过预置电路,将分频比NP和A预置到主计数器和吸收计数器中,由吸收计数器产生的高电平模式控制信号,使前置分频器工作在÷P/(P+1)状态。当一个计数周期开始,在主计数器和吸收计数器未计数到零时,模式控制为高电平,双模前置分频器的输出频率为Fvco/(P+1)。在输入A(P+1)周期后,吸收计数器减法计数到零,将模式控制电平变为低电平,通过与门电路封锁吸收计数器的计数禁止端,使之停止计数,此时主计数器还存有Fvco/P,再经过(NP-A)P个周期,主计数器也减法计数到零,主计数器输出低电平将两个输出比相脉冲送至鉴相器。在一个完整的周期中,输入的周期数为:N=(P+1)×A+(Np-A)×P=P×Np+A
式中N就是总分频比。从上式可知,Np必须大A。一旦环路锁定,压控振荡器输出(P×Np+A)倍参考频率信号。采用这种锁相频率合成器,双模前置分频器的工作频率为压控振荡器的输出频率Fvco,而两个可预置的计数分频器的工作频率降为Fvco/P或Fvco/(P+1)。合成器的频率分辨率仍然为参考频率Fr。
二、方案设计及分析
2.1系统结构
系统的设计示意图如图2所示:
2.2系统硬件设计
对于高频系统,合理的系统布局及印刷板走线是十分重要的。如数字和模拟线路应分离且汇总到电源地上、不用的管脚接地或接高电平等。为降低干扰,在DDS和PLL的电路板中采用了4层PCB板设计,其中顶层与底层为走线层,中间2层分别为电源层和接地层;VCO采用了微带板,可以更好的解决EMC干扰等问题。
3.3系统软件设计
软件实现:
程序首先进行一般设置,包括中断、定时器、波特率的设置,然后扫描输入按键以及菜单操作,根据上层的操作来对AD9850和MB1504写入响应的参数,AD9850和MB1504与微处理器之间的通信是通过I2C总线来实现的。I2C(Inter-Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线,用于连接微控制器及其外围设备I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上,因此I2C总线占用的空间非常小,减少了电路板的空间和芯片管脚的数量,降低了互联成本。总线的长度可高达25英尺,并且能够以10Kbps的最大传输速率支持40个组件。I2C总线的另一个优点是,它支持多主控(multimastering),其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然,在任何时间点上只能有一个主控。
三、测试结果
通过对系统测试,输出频率的杂散达到-50dBc,相位噪声达到-90dBc,该系统已经在多型设备上使用,效果可靠稳定。
参考文献
[1]Harb B A.Chaos and bifurcation in third order phase locked loop[C].System Theory,USA,2003,Proceedings of the2003IEEE35th Southeastern Symposium on,2003.158-161.
[2]Wang Ping-Ying.Chaos in phase locked loop[C].VLSI Design,Automation and Test,TAIWAN,2006:Proceedings of the2006IEEE International Symposium on,2006.1-2.
[3]Endo T,Yokota J.Generation of white noise by using chaos in practical phase-locked loop integrated circuit module[C].Circuits and Systems,USA,2007,Proceedings of the2007IEEE International Symposium on,2007.201-204.
[4]谭永明邓立虎.三角形取样鉴相数字合成器锁相环中的混沌[J].电子科技大学学报,2005,34(03):300-303.
[5]张政伟李宏.基于锁相环混沌同步[J].电子测量技术,2004,(05):56-56.
[6]谭永明.取样锁相环中的奇异吸引子及混沌[J].东莞理工学院学报,2001,8(01):1-4.
1方波重影出现的原因
假设系统时钟频率为200 MHz, 以输出3 MHz方波为例, 从模拟示波器观察到的结果如图1所示。
图1中存在明显的双边沿现象, 且两条上升沿的间距为5 ns, 刚好等于系统时钟的周期。这种现象可称为方波重影。
根据DDS的工作原理可知, 相位序列具有周期性[2]。在相位序列的一个周期内, 相位累加器会溢出若干次, 并且每次溢出后的残留量都不一样。当残留量足够大时, 再次发生溢出所需的累加次数会减少一次。累加次数的减少, 意味着方波的周期变小。不同周期的方波叠加在一起, 便出现重影现象。
使用Matlab模拟DDS生成方波的过程, 可以得到更直观的认识, 如图2所示。
按照图2中的参数设置, 方波的周期等于[3]:
式中:Tc表示系统时钟的周期。
从图2可以看出, 为了输出周期为3.2Tc的方波, 在相位序列的一个周期内, DDS频率合成器的实际输出为:一个周期为4Tc且占空比为50%的方波, 两个周期为3Tc且占空比为75%的方波, 两个周期为3Tc且占空比为25%的方波。从平均的意义上看, 刚好组成周期为3.2Tc且占空比为50%的方波。因此, DDS频率合成器输出的方波不仅周期在波动, 而且占空比也发生波动。
如果将DDS频率合成器看成分频器, 在满足奈奎斯特采样定理[4]的条件下, 可以得出如下结论:输出正弦波等连续信号时, DDS可以实现任意比例的分频;输出方波等存在跳变沿的信号时, 这类信号的周期只能是系统时钟周期的整数倍, 否则出现重影。
2方波改进算法的研究与实现
为了解决方波重影问题, 可从时域的角度分析。将若干个不同周期的方波叠加到一起, 可得示意图如图3所示。
图3中, 使a点和d点向下抖动, 使b点和c点向上抖动, 多次叠加后可有效弱化方波重影, 甚至彻底消除。但是, 如何准确地判断a、b、c、d四个点, 成为实现这一方法的最大障碍。
仔细观察图3和图2, 引入时钟节拍的概念, 便能找到依据判断a、b、c、d四个点。首先, 定义方波的周期和上升沿时刻, 以50%占空比为例, 这两个数值可分别表示为:
式中:q1= 2NK, q2= 2N (2K) 。
方波出现重影时, q1和q2必然都是小数, 再定义四个变量:
上升沿超前门限:gra= floor (q2) - 1
上升沿滞后门限:grl= ceil ( q2) - 1
下降沿超前门限:gda= ceil ( q1) - 1
下降沿滞后门限:gdl= floor ( q1) - 1 ceilfl
其中, ceil表示朝正无穷方向取整, floor表示朝负无穷方向取整, 均为Matlab运算符[5]。
当系统时钟的频率为200 MHz时, 以输出3 MHz方波为例, 计算结果如表1所示。
类似于图3, 3 MHz方波的示意图如图4所示。
从图4可以看出, a点和b点发生在时钟节拍为33的位置, c点和d点发生在时钟节拍为65的位置。当出现c点时, 意味着本次方波的周期较小, 下一个时钟节拍又回到了起始时刻的0点。
根据图3的规律, 在时钟节拍为grl和gda的位置, 利用原始方波信号的高低电平信息, 就能得到a、b、c、d四个点。假设DAC的位数为14位, 方波改进算法的实现过程可分为以下三个步骤:
第一步, 定义一个计数器, 并以相位累加器的进位输出信号作为清零信号, 即相位累加器每溢出一次, 该计数器就清零一次。因此, 该计数器的计数值就表示图4中的时钟节拍。
第二步, 定义一个状态机, 假设计数器的计数值为num, 简化后的状态转移图如图5所示。
状态RISE标记的时钟节拍是grl, 处于此状态时, 如果原始方波信号为高电平, 便得到a点;如果原始方波信号为低电平, 便得到b点。状态DOWN标记的时钟节拍是gda, 处于此状态时, 如果原始方波信号为低电平, 便得到c点;如果原始方波信号为高电平, 便得到d点。
第三步, 定义一个随机变量random, random的变化范围是0~2 048, 可通过11位m序列实现之。使用verilog语言的位拼接运算符[6], 在a点和d点将送给DAC的数据定义为10 240加random, 即“{3’b101, random}”;在b点和c点将送给DAC的数据定义为4 096加random, 即 “{3’b010, random}”。
3测试与总结
使用新的方波算法后, 可得测试结果如图6所示。
对比图6和图1可以看出, 方波重影的宽度从5 ns缩短至3 ns, 并且上升沿呈实心状, 不再由两条边沿组成。 另一方面, 图6和图1中, 方波的上升时间均为15 ns左右, 这说明方波改进算法并没有导致上升时间的增加。
参考文献
[1]陈慧琴.基于DDS技术的信号波形产生器[D].南京:南京理工大学, 2006.
[2]郑伦贵.基于DDS信号发生器的杂散研究与设计[D].太原:中北大学, 2007.
[3]胡力坚.基于DDS的任意波形发生器的设计与实现[D].西安:西安电子科技大学, 2009.
[4]郑君里, 应启珩, 杨为理.信号与系统 (上册) [M].2版.北京:高等教育出版社, 2000.
[5]刘保柱, 苏彦华, 张宏林.Matlab 7.0从入门到精通 (修订版) [M].北京:人民邮电出版社, 2010.
频率合成器是电子系统的心脏,是决定电子系统性能的关键设备。高的相噪指标能提高系统的信噪比,降低临近信道干扰,增加信道之间的隔离度。随着现代军事、国防及无线通信的发展,移动通信、雷达、制导武器、电子测量仪器和电子对抗等电系统对频率合成器提出了越来越高的要求。低相位噪声、高纯频谱、高速捷变和高输出频段的频率合成器已成为频率合成发展的主要趋势[1]。
为此,提出了一种利用DDS的高分辨率、高精确度、频率变化易于控制的优点,与PLL良好的窄带跟踪性能相结合实现的频率综合器。
1 率合成器的结构及其电路实现
1.1 DDS驱动PLL的频率合成器的结构
DDS驱动PLL的频率合成器的结构见图1。
DDS的参考信号由晶振产生,其频率为fref。DDS输出的信号频率为fDDS,频率值由频率控制字(FTW)控制。锁相环(PLL)的参考信号由DDS的输出信号驱动。VCO的输出频率由PLL芯片的电荷泵(CP)输出,并通过低通滤波器(LPF)后控制。频率合成器的输出信号为VCO的输出信号[2,3]。该频率合成器通过单片机提供控制信号,以改变DDS中FTW和PLL的分频比。
VCO输出信号频率与DDS输出信号频率间的关系为:
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而DDS的输出频率由频率控制字K控制,且有[4]:
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式中:M是DDS的相位累加器的位数;fref是DDS的内部时钟。这样,式(1)可以写成:
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在图1所示的结构中,由于DDS模块具有较高的频率分辨率,所以从式(3)可以看出,理论上输出信号具有比传统结构更高的频率分辨率。设计中晶振频率为400 MHz,PLL分频比为27。由式(3)计算可知,该频率源可以实现5 Hz的频率分辨率。其中DDS的输出频率为22～37 MHz,所以系统输出频率范围为594～999 MHz,达到了设计要求。
1.2 电路实现
对于DDS模块,采用了AD9954芯片产生低频参考信号。AD9954[5]是ADI公司最新的AgileRF合成器,具有32位的频率控制字。在400 MHz的时钟频率下,输出频率分辨率可以达到约4.7×10-5 Hz,具有14位可编程移相单元。芯片采用了先进的DDS技术,内部集成14位的高性能DAC。该DAC具备优秀的动态性能,相位噪声优于-120 dBc/Hz@1 kHz,在160 MHz输出时杂散优于-81 dBc。该芯片通过对外部参考时钟倍频,其内部时钟可达到400 MHz,可以很方便地产生快速跳变的低频信号。
AD9954内部没有低通滤波器,因此经过DAC余弦输出的扫频信号不可避免地含有高频噪声[6]。该噪声可分为两大类:一类为DAC数模转换所带来的阶梯波形分量及其高次谐波;另一类为AD9954内部系统时钟及其高次谐波。由此可见,信号输出端口需加低通滤波器以抑制高频干扰。为了使得滤波器远端抑制特性比较好,设计中选择椭圆函数滤波器[7]。为了尽量减少诸如元件值误差、温度飘移、老化等所带来的影响,设计中采用两个电容并联来代替原来的一个电容,以减少其影响。由于DDS的输出频率最大为37 MHz,滤波器设计了比较大的余量,通带设计为40 MHz,设计结果如图2所示。
PLL模块在该设计结构中尤为重要。在此采用ADF4113[8]锁相环芯片。ADI公司研制的数字锁相频率合成器ADF4113,最高工作频率可达4 GHz,主要应用于无线射频领域,用以构成数字锁相环,锁定某一频率。该电路内部资源主要包括可编程的模分频器:8/9,16/17,32/33,64/65;可编程的14位参考频率分频器;可编程的射频信号分频器;3线串行总线接口;模拟和数字的锁定状态检测功能。该芯片的最高鉴相频率达到55 MHz,芯片的底噪为-171 dBc/Hz@25 kHz鉴相频率。
设计中选择Sirenza微波公司的表贴VCO芯片VCO793-750T,它具备良好的相位噪声指标,体积小,频率范围覆盖500～1 000 MHz,全频段调谐电压低于18 V,最小输出功率为1 dBm。由于使用的VCO压控电压超过了ADF4113所能提供的电压,所以必须使用有源环路滤波器[9]。该设计选用AD820运算放大器进行环路滤波器的设计实现。设计中必需对环路带宽[10]进行认真的选择。锁相环的杂散和锁定时间是一对矛盾的指标,这两个指标都与环路带宽有着密切的关系。环路带宽越窄,对抑制带外杂散越有利,然而锁定时间会越长;当环路带宽太窄时甚至不能锁定。环路带宽还直接影响系统的相位噪声分布。利用ADISimPLL软件取不同的环路带宽进行相位噪声仿真,通过对比仿真结果选取合适的环路带宽。PLL电路实现如图3所示。
2 电路分析与仿真
为了分析和评估提出的频率综合器性能,采用ADI SimPLL软件对该方案的相位噪声模拟仿真。仿真结果如图4,图5所示。这里给出频率为810 MHz,环路带宽为120 kHz的相位噪声仿真图形以及锁定时间图形,从图中可以看出,该方案满足了设计目标的要求。
3 实验及测量结果
为了检验文中给出的频率综合器性能,使用Agilent E4401B对扫频源的相位噪声、杂散进行测量,测量结果如图6～图8所示。594～999 MHz包含了很多频点,测试时选择了一系列较有代表性的点进行测量,限于篇幅,这里给出810 MHz频点相位噪声和杂散的测量结果。由图可见,相噪为-92 dBc/Hz@10 kHz,杂散为-73.7 dBc@3.3 MHz,跳频时间为520 μs,该方案满足了设计目标的要求。
4 结 语
介绍了一种采用DDS激励PLL的频率合成器,有效地克服了宽带系统中DDS输出频率较低和PLL频率分辨率低的缺点。取长补短实现频率合成,实现了单一技术难以达到的效果。
参考文献
[1]恽小华.现代频率合成技术综述[J].电子学报,1995,23(10):148-151.
[2]郭天华,陈晖.一种高性能的DDS+PLL微波频率合成器设计[J].无线电工程,2001,31(9):56-58.
[3]张厥盛,郑继禹.锁相技术[M].西安:西安电子科技大学出版,1996.
[4]白居宪.直接数字频率合成[M].西安:西安交通大学出版社,2007.
[5]Analog Devices Inc..Direct Digital Synthesizer AD9954.De-vice Datasheet,2004.
[6]杨玉梅.直接频率合成器DSS杂散谱的计算机仿真[D].成都:电子科技大学,2000.
[7]阿瑟.R威廉斯.电子滤波器设计手册[M].北京:电子工业出版社,1986.
[8]Analog Devices Inc.PLL Frequency Synthesizer,ADF4113,Device Datasheet,2003.
[9]Vadim Manassewitsch.Frequency Synthesizers Theory andDesign[M].Second Edition.A Wiley-Interscience Publica-tion,1980.
目前在各类通信系统中的波形设计,通常是指调制波形的设计问题。一个完善的通信系统通常有多种信号形式、较宽的输出工作频带、根据工作需要随时变换波形,以达到最好的工作效果。
直接数字式频率合成器(Direct Digital Synthesizer,DDS)是近年来随着数字集成电路和微电子技术的快速发展而迅速兴起的一种新的频率合成技术。它将先进的数字信号处理理论和方法引入到频率合成领域中,有效解决许多模拟合成技术无法解决的问题。模拟的方法最大的问题是不能实现波形捷变,而数字的方法解决了这个问题,而且还可以进行幅相补偿,良好的灵活性使得数字波形的产生方法越来越受到重视。
1 DDS工作原理
DDS频率合成技术具有ns量级的捷变频时间,m Hz量级频率分辨率,相对带宽较宽,高优良的相位噪声性能,可以方便的实现各种调制,是一种全数字化、高集成度、可编程的系统。其工作原理如图1所示。
DDS应用于各类通信系统时,参考频率源fr多采用稳定的晶体振荡器,以得到频谱纯净的工作时钟。累加器由多个级联的加法器和寄存器组成,当参考频率源fr输入一个时钟脉冲时,它的输出增加一个步长的增量值,增量的大小随频率控制字Kf的不同而变化。当用这个增量的数据进行寻址查表时,正弦查表就把存储在累加器中的抽样数字值转换成近似正弦波幅度的数字量函数,D/A转换器就把数字量转化成模拟量,低通滤波器进一步平滑近似正弦波的锯齿阶梯函数。
DDS技术与大多数的数字信号处理技术一样,基础仍然是奈奎斯特采样定理。该定理指出当抽样频率大于或者等于模拟信号最高频率的两倍时,可以由抽样得到的离散序列无失真地恢复出原始模拟信号。DDS技术不是对模拟信号进行抽样,而是一个假定抽样过程已经发生且抽样值已经量化完成,如何把已经量化的数值重建原始信号的问题,理论上最大输出频率不会超过系统时钟频率fr的1 2,但在实际应用中由于DDS系统中的低通滤波器非理想特性,由通带到阻带之间存在着一个过渡带,工程中DDS最高输出频率只取fr的40%左右。
由于受到控制字长N的限制,累加器累加到一定值后,就会产生一次累加溢出,溢出频率即为合成信号的频率。可见,频率控制字Kf越大,累加器产生溢出的速度越快,输出频率也就越高。故在参考频率fr不变的条件下,改变频率字就可以改变输出信号的频率。输出信号的频率分辨率及输出信号频率计算如下:
同理,根据以上查表和累加溢出的原理,对相位和幅度(电流)也有同样的计算,可得出相位分辨率及输出信号相位控制字计算如式(2)所示,输出信号幅度(电流)分辨率及输出信号幅度(电流)控制字计算如式(3)所示。
式中:KP为相位控制字;P为相位累加器位数长度;KA为幅度(电流)控制字;A为幅度累加器位数长度,Imax为输出最大电流。
2 基于AD9958的波形设计
2.1 系统原理框图
DDS这种类似与查表直接输出信号的合成方式,使其更适用于波形捷变的调制要求。在进行波形设计时,应根据需要选用功能完备的芯片,不仅要求具备控制幅度、相位、频率的能力,还要从整个系统的角度出发进行选择。
为实现某一带宽信号的PSK调制、FSK调制或线性扫频,以ADI公司的DDS芯片AD9958应用为例,设计一款双通道波形生成器,系统的原理框图如图2所示。
AD9958是ADI公司的一款高度集成的双通道直接数字频率合成器,其性能特点如下:
(1)具备2路可同步、可独立控制的信号通道,2路10位的DAC,通道隔离度大于72 d B;
(2)集成了32位频率累加器,14位相位累加器,10位的幅度控制字。可编程的通道控制对由于模拟处理(例如滤波、放大)或者PCB布线的失配而产生的不均衡进行校正;
(3)具备三种可编程的工作模式:单频模式、调制模式和扫描模式;
(4)具备线性频率、相位、幅度的扫描功能;
(5)支持最高16进制的ASK,FSK和PSK直接调制功能和相应控制电路;
(6)串行控制接口速度高达800 Mb/s;
(7)具备正余弦波形表,可编程4~20倍的REFCLK倍增器电路,最高500 MHz的系统时钟。
2.2 DDS硬件电路设计
系统采用61.44 MHz的晶振,作为控制器和DDS的输入时钟。在DDS内部启用REFCLKP倍增器电路,采用7倍的倍增系数,因此DDS系统时钟fr=430.08 MHz。
在设计中该芯片的编程接口采用多线制串行控制,分别为时钟线SCLK和数据线SDIO_0~SDIO_3,其中SCLK最高速度可达200 Mb/s,当SDIO_0~SDIO_3全部用作数据线时,控制数据速率最高可达到800 Mb/s。以2线制控制接口为例,设置控制参数CSR<2:1>=00,则SCLK作为时钟信号,SDIO_0作为数据信号。
2.3 各类波形设计
2.3.1 单频点模式
AD9958具备两路输出,分别为CH0:70~100 MHz,CH1:110 MHz,频率控制字长度N=32,相位控制字长度P=14,幅度控制字长度A=10。分别计算出各自通道的频率控制字,写入32位频率控制字CTW0。由式(1)得到频率控制字计算如下:
CH1:Kf=frfo×2N=0x4179E79E(16进制)
同理可根据信号相位和幅度的输出要求,根据式(2)和式(3)计算得出相位控制字Po和幅度控制字Io,分别写入相位控制字CPW0的低14位和幅度控制字ACR的低10位,即可实现2路独立单频信号的输出。
2.3.2 调制模式
AD9958支持2/4/8/16进制的ASK,FSK和PSK直接调制功能和相应控制电路,设置调制模式寄存器CFR<23:22:14>和调制阶数寄存器FR1<9:8>。调制参数写入32位控制寄存器CTW0~CTW15,接口P0~P3在调制模式下输入数字调制的数据。
以BPSK调制模式为例,调制相位+1.1 rad或-1.1rad,调制速率800 b/s,设置参数:
CFR<23:22:14>=110;//相位调制
FR1<9:8>=00;//存在+1.1rad或-1.1rad两种相位,是2阶调制
当CH0通道产生调制信号时,P2控制口作为调制数据输入控制,二进制数据“1”对应+1.1 rad相位,数据“0”对应-1.1 rad相位,当P2口的二进制数据进行变化时,输出的模拟信号相应的产生相位变化。严格控制P2口的二进制数的速率,让每一位二进制数据的保持时间为1(800 Hz)。
以4FSK调制模式为例,调频频率为4个,分别为F0~F3,调制速率800 b/s,设置参数:
CFR<23:22:14>=100;//频率调制
FR1<9:8>=01;在4种调制频率,是4阶调制
CTW0=F0;//调频参数1
CTW1=F1;//调频参数2
CTW2=F2;//调频参数3
CTW3=F3;//调频参数4
当CH0通道产生调制波形时,P0和P1控制口作为4进制调制数据控制口,
2.3.3 线性扫描模式
AD9958对幅度、频率和相位都具备线性扫描功能,当线性扫频模式时,其原理图如图4所示。
设置线性扫频模式CFR<23:22:14>=101,其扫频上升和下降捷变时间参数分别为RSRR和FSRR,都是8位寄存器,因此最小捷变频时间Δt=16.276 ns,最大捷变频时间Δt=4.167μs,可根据需要将控制字写入RSRR和FSRR。
p align="center">扫频频率步进Δf=1 k Hz,其扫频上升阶段和下降阶段频率控制参数分别为RDW和FDW,图4中频率控制参数:
用控制接口P2作为CH0通道的线性扫频控制接口,当P2=1时完成上升线性扫频阶段,P2=0时完成下降线性扫频阶段。
3 结语
DDS全数字结构控制功能使它具备多种数字调制能力,如相位调制、频率调制、幅度调制以及I/Q正交调制等,合成信号时具有超宽的相对带宽、超高的捷变速度、超细的分辨率、连续的相位特性、可以输出宽带的正交信号等诸多优越性能,因此该技术在现代数字通信领域中有广阔的应用前景,是众多应用电子系统实现高性能的关键。该系统具有可重复编程和动态重构的优点,使其易于修改,灵活可控,可广泛适用通信工程实践中。
摘要：针对数字基带信号的特点和通信系统对信号传输的要求,利用DDS数字频率合成技术进行波形设计。采用了ADI公司的AD9958芯片为核心设计实现了全数字频率合成器,构建了具备FSK调制,PSK调制及线性扫描功能的全数字通信系统。详细介绍了该通信系统的主要构成和实现全数字波形设计的软件控制方式,使其具备多种信号形式,较宽的工作频带、根据工作需要随时变换波形的功能。该系统具有可重复编程和动态重构的优点,使其易于修改,灵活可控,可适用于通信工程实践中。
关键词：DDS,波形设计,FSK,PSK,线性扫描调制,AD9958
参考文献
[1]戈稳.雷达接收机技术[M].北京:电子工业出版社,2005.
[2]黄旭伟.DDS杂散抑制技术研究[D].重庆:重庆大学,2007.
[3]张博君.DDS任意波形发生器研究[J].现代电子技术,2012,35(14):100-102.
[4]李朋飞,王勇,黄秋兰.基于DDS的任意波信号发生器设计[J].现代电子技术,2012,35(17):72-74.
[5]王江涛,於洪标,张建增.低相噪DDS信号产生电路的设计[J].微波学报,2007,35(z1):61-63.
[6]徐明远.无线电信号频谱分析[M].北京:科学出版社,2008.
[7]李炯.一种基于FPGA的任意分频器设计与实现[J].现代电子技术,2012,35(24):185-187.
信号源作为现代电子产品设计和生产中的重要工具,必须满足高精度、高速度、高分辨率等要求。正是基于这几点,本文研究了基于DDS(Direct Digital Synthesis,直接数字频率合成)技术的可调信号发生器。采用DDS方案有很多突出的优点:频率分辨率高;频率切换速度快;切换时相位能保持连续;超宽的频率范围;能实现各种调制波和任意波形的产生;易于实现全数字化的设计。
本文中利用FPGA,设计出基于DDS的信号发生器,能产生正弦、三角、方波、锯齿等多种波形及其谐波。将FPGA的配置数据保存在AVR单片机片内可编程FLASH ROM中,可擦写10 000次。并可以根据实际情况的需要在波形存储器(可以在Quartus Ⅱ软件中定制)中写入不同的波形数据,可以随时添加,能满足多种实验及演示的需要,并且该设计成本很低,操作简洁方便。
1 设计原理
直接数字频率合成技术是根据相位间隔对正弦信号进行取样,将所得的波形数据存储在定制好的ROM表格中。频率合成时,相位累加器在参考时钟的作用下对时钟脉冲进行计数,同时将累加器输出的累加相位与频率控制字K预置的相位增量相加,以相加后的结果形成正弦查询表的地址;取出表中与该相位对应的单元中的波形数据值,由D/A转换器输出模拟信号,再经低通滤波器平滑,得到符合要求的模拟信号。
采用直接数字频率合成(DDS)法实现任意波形发生器的原理如图1所示。
f c为输入累加器的基准频率,在每个时钟周期,地址累加器对频率控制字
N(地址增量)进行累加,累加的结果作为波形表的下一个取样地址,把从波形表中取出的数据送到数模转换器(DAC)进行转换,最后经过滤波电路输出。DDS的取样时钟固定,通过改变地址增量
N来控制频率,实质上是改变一个周期内的取样点数达到控制频率的目的。
相位累加器的最大计数长度与正弦查询表中所存储的相位分隔点数相同,由于相位累加器的相位增量不同,将导致一周期内的取样点数不同,在取样频率(由参考时钟频率决定)不变的情况下,输出信号的频率也相应变化(实现变频)。如果设定累加器的初始相位,则可以对输出信号进行相位控制。由采样原理可知,如果使用两个相同的频率合成器,并使其参考时钟相同,同时设定相同的频率控制字、不同的初始相位,那么在原理上就具备了实现输出两路具有一定相位差的同频信号的可能性,有效地解决了在一般的通信信道中存在的相位不同步问题。
2 硬件设计
本设计选用ALTERA公司的FLEX10K系列芯片和ATmega32单片机来实现DDS波形信号发生器,采用VHDL描述,利用Quartus Ⅱ进行综合并在SignalTap Ⅱ上进行实时仿真。
如图2所示,用AVR单片机控制键盘和LED显示,在系统加电时将配置数据用PS(被动串行模式)配置模式加载到FPGA。由FPGA实现波形的产生。经DAC转换输出模拟波形信号,继而经低通滤波器进行滤波,消除量化毛刺等干扰。其中,FPGA的作用主要是:保存频率控制字;构成相位累加器;根据ROM地址及ROM查找表,实现频率和波形控制。限于篇幅原因,本文主要对FPGA部分的原理与实现进行说明。
FPGA部分的基本结构图如图3所示。
2.1 相位累加器
相位累加器由
N位全加器和
N位累加器级联而成,对频率控制字的二进制码进行累加运算,是典型的反馈电路。在每个系统时钟沿Clk的控制下,
N位加法器将频率控制字
X与累加寄存器输出的相位数据相加,把相加后的结果再送至累加寄存器,累加寄存器中新的相位数据既反馈到加法器的输入端,以使加法器在下一Clk时钟周期中继续与频率控制字
X相加,同时累加寄存器的高
M位数值,将作为查找ROM表中取样数据的地址值。
2.2 ROM查找表
首先通过建立Memory Initialization File (.mif)格式文件,将4种波形信号离散采样点一起放在一个ROM表格中。然后,利用MegaWizard Plug-In Manager定制信号数据ROM,同时将生成的数据表格(rom.mif)加载到ROM元件中,开机时送到FPGA的RAM中去。然后,通过该元件的地址指针控制对数据表格的数据读写。最后,通过编写程序控制输出。
以正弦信号的查找表为例,用Verilog编程语言实现如下。
在ROM查找表当中存储的是1/4个波形,但是DDS需要产生的是一个完整的正弦波波形,因此,需要一个模块,他的功能是将1/4的正弦波波形转换为完整的正弦波的波形。具体的思路如下:当相位值不大于π/2的时候,按照ROM查找表中的内容直接输出,并且将输出的数值加上128的偏移量;当相位处于π/2~π,相位取非,同时将ROM查找表中的内容加上128的偏移量;当相位值处于π~2π,将ROM查找表中的内容取负,然后加上128的偏移量。
2.3 核心单元的FPGA设计
以下是在Quartus平台上用VHDL语言编制的程序。经综合、仿真验证是满足要求的。
3 仿真和下载
采用Quartus Ⅱ的专用内嵌SignalTap Ⅱ逻辑分析仪来进行调试,下面是通过SignalTap Ⅱ分析出来的正弦波形信号:
引脚锁定:目标芯片为FLEX10K10,通过菜单Assignments Editor项进入移交锁定编辑器,主时钟clk接Clock0(第126引脚),引脚为8,9,10,12控制四位频率,引脚为18,19,20控制波形输出的选通dlt,sin,sqr。引脚为41,42,65,67,68,69,70,72输出8位逻辑到D/A转换。将这些信息输入引脚编辑器存储后,必须再编辑一次才能将引脚锁定信息编译进下载文件中。可将编译产生的SOF格式下载到FPGA进行配置,下载成功后即可进行硬件测试。或者将配置文件转换成二进制数据,保存在单片机中。
4 结 语
试验测试表明,所设计的波形发生器,可以实现多种波形输出,输出信号的频率和幅度均可调节。因FPGA的频速度很高,输出信号最大频率取决于D/A转换电路。因此最低可到1 Hz,最高可达1 MHz,可满足多种试验的需要。
采用FPGA设计实现DDS电路更为灵活,可根据需要进行接口和控制方式的现场修改和调试。同时,采用FPGA设计实现还具有相对较宽的带宽、频率转换时间较短、相位连续变化、频率分辨率高等优点。
摘要：介绍采用DDS技术、FPGA芯片和D/A转换器,设计一个频率、相位可控的多种输出波形信号发生器。基于QuartusⅡ软件设计实现,并下载至FPGA器件,使用SignalTapⅡ嵌入式逻辑分析仪进行实时测试。经过软件仿真和电路测试,输出波形达到了技术要求,能够满足多种试验的需要,且性能稳定,使用灵活,节约试验成本。
关键词：FPGA,信号发生器,DDS(直接数字频率合成器),SignalTapⅡ嵌入式逻辑分析仪
参考文献
[1]周俊峰.基于FPGA的直接数字频率合成器的设计和实现[J].电子技术应用,2002,28(8):74-75,80.
[2]潘松,曾毓.SOPC技术实用教程[M].北京:清华大学出版社,2005.
[3]潘松,王国栋.VHDL使用教程[M].成都:电子科技大学出版社,2004.
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