pcie 5.0 和pcie 4区别（pcie 4.0 5.0）



关于 PCIe 标准您需要了解的知识

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每一代 PCIe 标准相比前一代标准在数据传输速率上都实现了翻倍，但这也增加了测试的复杂性。无论您使用的是哪一代标准，您都需要一个得到 PCI-SIG 认可的测试解决方案，从而确保您的产品符合标准。

浏览 Nicole Faubert, Keysight Industry Solution Director 的最新博客文章，看看关于 PCIe 标准（包括 PCIe 5.0 规范）您需要了解哪些知识。

高速外围设备互连（PCI Express® 或 PCIe®）标准是多类计算机服务器和终端设备中采用的一项核心技术。PCI 专业组（PCI-SIG®）定义了 PCIe 技术规范和 PCIe 一致性测试项目，以确保高速外围设备互连系统之间的互操作性。PCIe 5.0 是目前最新制定的标准。它将能够支持在数据中心大规模采用 400 GE 技术。因为该标准可为 16 路的系统提供大约 128 GB/s 的全双工在数据中心大规模采用 400 GE 技术。我们可以帮助仿真、表征和验证您的 PCIe 设计，确保它们无缝地通过所有一致性测试，让您加速将其推向市场，而且毫无后顾之忧。

PCI-SIG®、PCIe® 和 PCI Express® 是 PCI-SIG 在美国的注册商标和 / 或服务标识。

高速外围设备互连（PCIe®）www.keysight.com/cn/zh/solutions/high-speed-digital-system-design/peripheral-component-interconnect-express-pcie.html

高速外围设备互连（PCIe®）PCIe Standards: What You Need to Know

PCIe is a core technology used in many types of computer servers and endpoint devices. PCIe is scalable, and slots come in different configurations of bidirectional lanes: x1, x4, x8, x16, x32. The number represents the number of lanes in the PCIe slot. For example, a PCIe x1 slot provides one lane and transmits data at 1 bit per cycle. A PCIe x2 slot provides two lanes and transmits data at 2 bits per cycle, and so on. PCIe cards fit interchangeably into slots, but the bandwidth available depends upon the version of the PCIe standard of the card.

The PCI Special Interest Group (PCI-SIG®) defines specifications and compliance tests that ensure the interoperability of PCIe systems. The PCIe standard evolved from PCIe 1.0, released in 2003 supporting 2.5 gigatransfers per second (GT/s), to PCIe 5.0, released in 2019 supporting 32 GT/s. Figure 1 shows the evolution of the standard and the bandwidth doubling with each generation.

Summary of the Standards

In PCIe 2.0, the bit rate is 5 GT/s, but with the 20% performance overhead of the 8b/10b encoding scheme, the delivered bandwidth is 4 Gb/s. PCIe 3.0 and later versions use more efficient 128b/130b encoding, whittling the overhead down to a modest 1.5%. By removing this overhead, the interconnect bandwidth doubled to 8 Gb/s with the implementation of the PCIe 3.0 specification while preserving compatibility with version 2.0 software and mechanical interfaces. With full backward compatibility, PCIe 3.0 provides the same topologies and channel reach for client and server configurations as in PCIe 2.0.

PCIe 1.x and 2.x cards seamlessly plug into PCIe 3.0-capable slots, and vice versa, operating at the highest performance levels supported by those configurations. The PCIe 3.0 specifications comprise the Base and Card Electromechanical (CEM) specifications. The electrical section of the PCIe 3.0 Base Specification defines electrical performance at the integrated circuit (IC) level and supports 8 GT/s signaling.

The PCIe 3.0 standard added receiver equalization and transmitter de-emphasis tests, which are critical for success at 8 GT/s and above. Equalization can occur at the transmitter, the receiver, or both. PCIe 1.x and PCIe 2.x specify a simple form of equalization called transmitter de-emphasis. De-emphasis reduces the low-frequency energy seen by the receiver. Equalization reduces the effects of greater channel loss at high frequencies. Receiver equalization implementation requires various types of algorithms; the two most common are linear and decision feedback (DFE). Transmitter de-emphasis equalization occurs at the transmitter, while DFE equalization occurs at the receiver. Receiver equalization at the receiver can also include continuous-time linear equalization (CTLE) in combination with the DFE.

The PCIe 4.0 standard (Gen 4) debuted in 2017, seven years after completion of PCIe 3.0. Compared with its predecessor, Gen 4 doubled the data rate from 8 to 16 Gb/s. Gen 4 architecture is compatible with prior generations of the technology, from software to clocking architecture to mechanical interfaces. From a protocol and encoding standpoint, Gen 4 looks a lot like PCIe Gen 3, sharing many elements in common, including 128/130-bit encoding. At first glance, Gen 4 has more in common with Gen 3 than Gen 3 does with Gen 2. But when you increase the speed of the device, you are automatically sending higher frequencies through the same channel. Insertion loss, or attenuation caused by resistance in the link during electrical signal transmission, increases with higher frequency rates.

The PCI-SIG released the PCIe 5.0 specification in May 2019. The fast release of the Gen 5 interface, completed in less than two years, was a welcome change after the seven-year wait for PCIe 4.0. PCIe 5.0 doubles the transfer rate once again, reaching 32 GT/s while maintaining low power and backward compatibility with previous generations. Gen 5 promises up to 128 GB/s of throughput via an x16 configuration, enabling 400GE speeds in the data center. Together, 400GE speeds and PCIe 5.0 enable applications such as artificial intelligence (AI), machine learning, gaming, visual computing, storage, and networking. These advances allow users to drive innovation in 5G, cloud computing, and hyperscale data centers.

Different types of test equipment must perform different categories of tests from design to first prototypes (Refer to Figure 2):

1. Oscilloscopes validate physical-layer transmitter (Tx) test.

2. Bit error ratio testers (BERTs) validate physical-layer receiver (Rx) test.

3. Protocol analyzers validate data link layers.

Each generation of the PCIe standard doubled the data transfer rate and increased the complexity of test. Regardless of which generation of the standard you are working on, you need a test solution approved by PCI-SIG to ensure that your products comply with the standard and get to market faster. Keysight provides a total-solution approach to test all generations of the PCIe standard, so you can focus on your next design, rather than spending time learning the details of the test procedures and requirements. Visit PCI Express solutions to learn more.

收藏：细谈PCIe技术

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PCIe是一种高速串行计算机扩展总线标准，自2003年推出以来，已经成为服务器(Server)和PC上的重要接口。今天为大家简单介绍一下PCIe的发展历史以及它的工作原理。

一、PCIe的由来

PCIe接口的全称是Peripheral Component Interconnect Express，原来的名字是“3GIO”，由Intel在2001年提出。PCIe的前身是PCI，PCI 使用的是并行传输方式，有较多的限制，并使用数据包（Packet）进行数据传输，数据报文在发送和接收过程中需要经过事务层、数据链路层和物理层多个层次。

PCIe串行总线标准被推出时，旨在替代旧的PCI、PCI-X和AGP总线标准，以实现更高的数据速率并简化系统设计。在交由PCI-SIG（PCI特殊兴趣组织）认证发布后改名为“PCI-Express”，简称“PCI-e”。此后，随着时间的推移PCIe不断改进以适应现代计算机的最新带宽需求。

图1

2021年，PCIe 6.0 规范发布。每通道数据传输速率从PCIe 5.0的32 GT/s翻番至64 GT/s，PCIe 6.0*16通道的带宽高达256 GB/s，除了带宽和效率的提升外，PCIe 6.0还具有更低的延迟，是PCIe技术的又一大飞跃。

二、PCIe链路的常见设备

PCIe采用的是树型拓扑结构， 一般由根复合体(Root Complex)，中继器（Repeater），终端设备(Endpoint)等类型的PCIe设备组成。

接下来将讲述PCIe如何通过下图突出显示的典型链路进行初始化和传输。

图2

Root Complex: 根复合体是CPU和PCIe总线连接的接口。主要负责存储器域到PCIe总线域的地址转换，随着虚拟化技术的引入，根复合体的功能也越来越复杂。根复合体把来自CPU的request转化成PCIe的4类request(configuration、memory、I/O、message)并发送给下面的设备。

Repeater：中继器是一种信号调节装置，可分为两类：Retimers和Redriver，两者都是常用的PCIe组件，Retimer通过内部时钟重构信号，再恢复后发送出去；Redriver则是通过信号均衡化和预加强等技术，重新加强再发送出去。在图示中，我们将使用PCIe 4.0兼容的Retimers举例。

PCIe Endponit: PCIe终端设备，是PCIe树型结构的末端节点。比如SSD，网卡、GFX卡等等。

图3

三、PCIe链路初始化

在了解PCIe链路是如何建立以及数据如何通过PCIe协议传输之前，我们先了解一下常见PCIe控制信号的功能。

图4

PERST#信号为全局复位信号，由处理器系统提供。处理器系统需要为PCIe插槽和PCIe设备提供该复位信号。PCIe设备使用该信号复位内部逻辑，当该信号有效时，PCIe设备将进行复位操作。

WAKE#和CLKREQ#信号都用于在本文讨论范围之外的低功率状态之间转换。

REFCLK#是PCIe设备开始数据传输的先决条件，PCIe设备通过使用REFCLK#提供的100 MHz外部参考时钟(Refclk)，用于协调在两个PCIe设备间的数据传输。

PCIe链路在初始状态时，需要检测对端设备是否存在，然后才能进行链路训练。所有PCIe设备通电并提供参考时钟信号后在每个通道上将拥有接收器检测电路(Receiver Detection circuit)，该电路将允许PCIe设备确定是否有要配对的链路伙伴。假设PCIe Rx检测电路检测到另一个设备，则每个通道将开始以2.5 GT/s的速度进行传输串行数据。

图5

2.5 GT/s是第一代PCIe 1.0采用的数据速率，另外由于PCIe 1.0与任何PCIe设备兼容，因此每个PCIe链路都以相同的链路初始化过程开始。以下图为例，Root Complex、Retimer和Endpoint都以PCIe 1.0的速度开始传输。

图6

在经过PCIe链路初始化后，每个器件将能接收到数据并做出相应的响应。PCIe连接开始链路训练过程并进入配置阶段，在该阶段中，由于通道长度变化而导致数据中的任何偏差都能得到校准，PCIe链路的宽度、链路速率、链路翻转和链路极性也在此阶段确定。

图7

如果存在多条链路，则PCIe连接称为PCIe分叉。在示例中，有一个非分叉连接，即所有通道都分配给编号为0的链路。由于Retimer链路分为两部分，其两侧的链路分别进行链路初始化。在确定链路和通道号后，PCIe链路可以进入多种状态。

图8

以进入L0状态举例，这是发送和接收数据与数据包的正常操作状态。到达L0后Root Complex和Enpoint可相互通信，PCIe链路也可转换为多种低功耗状态或另一种链路训练状态。在此不做过多阐述。

图9

四、PCIe链路均衡

PCIe设备都支持PCIe Gen2，则链路速度也会随之提高。如果数据速率为PCIe Gen3或以上，PCIe链路将需要经历额外链路优化过程（称为链路均衡）。

链路均衡以建立设备间稳定的连接为目的。通过调节Tx (传输端)和Rx (接收端)的设置，提高信号质量，使PCIe链路以最稳定且更快的速率传输。由于PCIe在Gen3及以上的每一代均需优化连接，因此链路均衡过程可能发生多次。

例如：若所有PCIe设备为Gen5，则有3次链路均衡过程（第1次：Gen1-Gen3；第2次：Gen3-Gen4；第3次：Gen4-Gen5）。链路均衡通过PCIe 规范中定义的preset值来实现，preset指不同的预过冲(Preshoot)和去加重(De-emphasis)的组合。对于Gen3和Gen4，有11个preset值，即preset0-preset10。对于不同的链路情况，系统要求Rx端发送Tx EQ preset设置请求给Tx端，让其做对应的preset均衡设置；Tx端发送Rx EQ均衡设置，要求Rx端做相应的设置，最终获得一个最优的均衡组合和Rx端的眼图。

图10

Phase0：第1阶段链路均衡涉及上游端口(Upstream port)和下游端口(Downstream port)之间的精确动态协商，下游端口通过向上游设备发送每个通道所需的发送器preset值来开始链路均衡，被称为第0阶段链接均衡。在接收到下游端口的请求后不久，上游端口增加到第3代（Gen3）链路数据速率，并开始使用所需preset将训练序列发送回下游端口。链路速度增加至Gen3(8 GT/s)后，链路均衡过程通过来回发送preset值来协商每个端口的preset配置，从而继续优化链路。

图11

Phase1：为了充分优化链路，以便能够交换训练序列(Training Sequences)并且完成用于精调目的的剩余链路均衡阶段，尽管有出现链路质量差的可能性，但相同的训练序列会被重复发送，来确保下游端口接收到正确的preset值。

图12

Phase2：在第1阶段链路的误码率实现BER≤10e-4后，进入到Phase 2，随后进一步优化上游端口的preset值，直至获得最优设置，链路的误码率应满足BER ≤ 1E-12。

Phase3：到第3阶段对下游端口执行相同的协商。上游端口通过训练序列发送均衡请求去调整下游端口的preset值，直至获得最优设置，链路的误码率应满足BER ≤ 1E-12。

当Phase3完成后，链路均衡也已完成，此时链路以Gen3的速率进入L0状态，并在该速率进行稳定通信。对于更高的传输速率，PCIe设备必须进行多次链路均衡过程。

图13

然而在某些主板设计中，尤其是那些具有长通道链路的主板，这种信号质量无法实现，可能需要另外的信号调节。在这种情况下，中继器（如ReDriver，ReTimer）则被用来做信号调节，并在PCIe设备和根复合体（在CPU,存储设备和PCIe设备之间的重要连接部分）之间提供高质量信号。

内容来源：

*TI Precision Labs- What is PCIe?

*The secret to optimizing PCIe high-speed signal transmission – dynamic link equalization

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