修订日志： 第3题答案由B改为D。
第29题搞明白是什么了，但答案很奇怪，为0，与选项不符。
第17和双选4还是不会。
单选部分
1、CISC的全称是什么( )。
A 精简指令系统计算机 B 复杂指令系统控制器
C 精简指令系统控制器 D 复杂指令系统计算机
2、以下说法正确的是( )。
A时钟的边沿速率越快越好
B 采样用的时钟信号采样沿不能出现回勾、台阶
C 数据信号要求边沿一定要单调，不能出现任何回勾和台阶
D 数据信号只关注高低电平值，和高低电平数据有效宽度关系不大
4、十进制的2019，用十六进制表示最少需要几位数( )。
A 4 B 3 C 2 D 8
5、在函数F=AB+CD的真值表中，F=1的状态有多少个( )。
A 4 B 6 C 7 D 2
6、下面器件中，( )是易失行存储器。
A EPROM B DRAM C PROM D FLASH
7、一个八位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为( )。
A B C D
9、通常，商业等级（Commercial）的FPGA器件结温（Junction Temperature）范围是( )。
A -25℃~+85℃ B 0℃~+100℃ C -25℃~+100℃ D 0℃~+85℃
10、关于单bit慢速信号异步同步化的方法以下最合适的方法是( )。
A 使用规范的多周期路径方式进行同步
B 使用异步FIFO对数据或控制信号进行同步
C 使用格雷码计数器
D 在输出时钟域，由寄存器信号输出，去除额外的组合逻辑；在接收时钟域，需要双触发器结构进行同步
11、常用的工频陷波电路属于哪种类型的滤波电路( )。
12、下列对于逻辑最小项的描述错误的是( )。
A 最小项中每个变量只能以原变量或反变量的形式出现一次
B n变量有2^n项最小项
C 两个不同的最小项之积为1
D 全部最小项之和为1
15、TTL电路的电源电压为( )。
A 1.8V B 3.3V C 5V D 1.2V
16、对于高速信号的描述，下列说法正确的有( )。
A 频率低的信号即为低速信号
B 区分高速信号主要看它的上升沿（Tr）、下降沿（Tf）的时间的长短
C 一般上升沿（Tr）、下降沿（Tf）的时间小于6~4倍的信号延时为高速信号
D 频率高的信号即为高速信号
18、TTL的电源电平是多少( )。不是很明白这题和15有什么区别？
A 3.3V B 5V C 220V D 1.5V
19、施密特触发器的主要作用不包括( )。
A 波形整型，如将正弦波变成矩形波
B 用在多谐振荡器中
C 无失真的放大输入的信号
D 抗干扰，可以抑制阈值附近信号跳变引起的输出跳变
20、下面哪个不是Verilog保留字( )。
A for B parameter C container D force
21、传输延迟将随扇出的增大而( )，随扇入的增大而( )。
A 增大，减小 B 减小，增大 C 减小，减小 D 增大，增大
22、设int n=2, *p=&n, *q=p; 则以下赋值语句为非法的是( )。
23、某放大电路在负载开路时的输出电压为4V，接入12k欧姆的负载电阻后，输出电压为3V，这说明放大电路的输出电阻为( )。
24、下面关于$display，$strobe，$monitor的区别描述正确的是( )。
A $strobe直接立刻输出，$monitor是等稳定后输出，$display是发生变化时输出
B $strobe直接立刻输出，$display是等稳定后输出，$monitor是发生变化时输出
C $display直接立刻输出，$strobe是等稳定后输出，$monitor是发生变化时输出
D $display直接立刻输出，$display是等稳定后输出，$strobe是发生变化时输出
25、下面4项关于奇偶校验的描述正确的是( )。
A 奇偶校验可以避免误码的发生 B 奇偶校验一定可以检测错误
C 奇偶校验使用1bit校验位 D 奇偶校验可以检测多bit误码
26、在Verilog HDL中对于initial语句，说法错误的是( )。
A 在模拟的0时刻开始执行 B 这是一种过程结构语句
C 可用于给实际电路赋初值 D 在仿真过程中只执行一次
27、下列哪种时钟类型一般推荐使用( )。
A 门控时钟 B 多级逻辑时钟 C 行波时钟 D 全局时钟
28、流水线技术可以( )。
A 提高数据利用率 B 降低运行功耗 C 减少芯片面积 D 减少总的程序执行时间
29、main(){
int a=5;
int b=3;
int c;
c=a-b> > 2;
Printf(" result=%d" , c)
}
上面代码的打印输出分别为( )。
A -7 B 2 C -4 D 4
HTML的转义字符分别是< “<”，>“>”，& “&”，" “"”，© “©”;
main() {
30、在Verilog HDL中，关于操作符的优先级描述正确的是( )。
A 小于操作符优先级高于与（&）操作符
B 逻辑与（&&）操作符优先级高于逻辑或（||）操作符
C 按位异或（^）操作符优先级高于一元逻辑非（！）操作符
D 一元逻辑非操作符优先级高于右移操作符
31、用8421码表示的十进制数45，可以写成( )。
A []BCD B [0]BCD C []2 D 45
32、二输入与非门当输入变化为( )时，输出可能有竞争冒险。
A 00→10 B 10→11 C 11→01 D 01→10
33、以下哪个是Verilog中不可综合的语句( )。
A wait B case C assign D generate
34、下面关于异步信号同步化描述正确的是( )。
A 在跨时钟域之间不要使用组合逻辑，防止出现亚稳态
B RAM端口信号如果已经做了多时钟周期约束，则不需要再考虑异步信号同步化处理
C 多bit信号同步化可以使用可靠的握手电路、格雷码或FIFO实现
D 在跨时钟域同步化处理时，使用两级寄存器结构可以完全消除亚稳态
35、请判断以下哪个电路不是时序逻辑电路( )。
A 寄存器 B 译码器 C 触发器 D 计数器
36、FPGA器件实现逻辑运算的基本原理是( )。
A 采用最小项相加的电路形式实现逻辑运算
B 采用与非门电路实现逻辑运算
C 采用异或门电路实现逻辑运算
D 采用查找表的方式实现逻辑运算
37、与门的两个输入端口从00变为01时，输出值变化为( )。
A 0保持 B 1到0 C 0到1 D 1保持
38、有符号数105的原码( )、反码( )、补码( )。
A 0110_1001、1001_0110、0110_1010
B 0110_1001、0110_1001、0110_1010
C 0110_1001、1001_0110、0110_1001
D 0110_1001、0110_1001、0110_1001
39、全加器比半加器多了( )。
A 进位输出 B 加和 C 被加数 D 进位输入
40、一个反相器，它测出的转换时间为tLH=7ns和tHL=3ns，最大信号频率为( )。
A 10MHz B 50MHz C 500MHz D 100MHz
多选部分
1、以下关于存储器的描述正确的是( )。
A RAM在断电后信息不会丢失，接通电源即可使用
B ROM可以任意进行读写操作
C RAM可以任意进行读写操作
D ROM在断电后信息不会丢失，接通电源即可使用
2、全加器包含( )。
A 被加数 B 加和 C 进位输出 D加数 E 进位输入
3、以下属于C语言结构化程序的设计方法步骤为( )。
A 逐步细化 B 模块化设计 C 结构化编码 D自顶向下
4、下面哪些措施对提高设计的频率有帮助( )。
A 组合逻辑拆分 B 减少不必要的寄存器复位
C ram/fifo输出寄存 D减少信号扇出数
5、下面关于always语句描述正确的是( )。
A 组合逻辑always中敏感列表可以标明敏感变量，也可以用*替代
B 在时序逻辑语句块中非阻塞赋值和阻塞赋值都可以使用，没有本质差别
C 阻塞赋值按照顺序执行，非阻塞赋值并发执行
D 时序逻辑always中敏感列表必须标明时钟信号和复位信号（如果使用异步复位）
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